Amplificatore di potenza ad alta efficienza per applicazioni UMTS

È presentato il progetto di un amplificatore di potenza (power amplifier, PA) del front-end radio frequenza (RF) per cellulari UMTS (UTRA/FDD classe 3).
L’attività è stata svolta tra l’aprile 2002 e il gennaio 2003 presso i laboratori del Radio Frequency Advanced Design Group (Università degli Studi di Catania), siti presso la STMicroelectronics di Catania. La tecnologia utilizzata è quella bipolare al silicio (la più consolidata e meno costosa) sviluppata dalla STMicroelectronics di Catania (ft=47GHz, fmax=54GHz).
Il simulatore utilizzato è l’Agilent ADS; Cadence Virtuoso è stato usato per il layout, ed il simulatore elettromagnetico 2D Agilent Momentum per la successiva estrazione dei parassiti.

DEFINIZIONE DELLE SPECIFICHE
Si è fatto riferimento alle specifiche di sistema imposte dallo standard UMTS. Per i requisiti non espressamente imposti dallo standard, si è considerato quanto riportato sui data-sheet dei primi prodotti commerciali [secondo semestre 2002].
Le principali specifiche sono: guadagno di 27dB, potenza d’uscita di 27dBm, ed una specifica di linearità Adjacent Channel Leakage power Ratio (ACLR) di -39dB.
La minimizzazione della corrente di riposo (quiescent current) è il punto chiave nella progettazione. A bassi livelli di potenza, è tale corrente a determinare l’assorbimento di potenza dalla batteria, e quindi l’autonomia in stand-by. Questo obiettivo si scontra con il raggiungimento delle specifiche di linearità: una riduzione di tale corrente comporta un incremento indesiderato dell’ACLR. Si è assunta una specifica di progetto di 80 mA (i prodotti commerciali usano correnti comprese fra 70 e 120 mA).
Il range di frequenze in cui il PA opera è la finestra di uplink prevista dallo standard UMTS, (1920-1980 MHz).
Si è assunta un’alimentazione nominale di 3.5V e si è anche portato a termine il progetto di una versione “low-voltage” a 2.7V.

PROGETTO DEL CIRCUITO
Si è adottata una configurazione a due stadi di guadagno (power e driver) e le reti di matching interstadio ed in ingresso sono state progettate per una realizzazione integrata.
La classe di funzionamento di entrambi gli stadi di guadagno è la classe AB. In tale modalità operativa si è osservata la presenza sulla distorsione d’intermodulazione del terzo ordine (IM3), e di conseguenza sull’ACLR, di un fenomeno noto in letteratura con il nome di “sweet spot”. Questo è da attribuirsi ad una parziale compensazione fra due diversi meccanismi di non-linearità nel funzionamento del transistore: l’espansione del guadagno per basse potenze d’uscita (dovuta alla caratteristica esponenziale dei BJT) e la compressione del guadagno per alte potenze (causata dalla saturazione della tensione di collettore per ampio segnale).
Anche la resistenza di polarizzazione di base ha un impatto importante sulla linearità di ciascuno stadio. Qualitativamente l’effetto si può giustificare osservando che tale resistenza opera una rimodulazione della tensione di base del transistore al variare del livello del segnale trasmesso ed influenza il comportamento di espansione e compressione del dispositivo. Solo un’accurata scelta di tale resistenza permette il raggiungimento della necessaria linearità per medi livelli della potenza d’uscita (alla massima potenza sì è agevolati dal “sweet spot”).
Per garantire la costanza nelle prestazioni del PA è necessario rendere indipendente dalla temperatura la corrente quiescent di entrambi gli stadi di guadagno mediante opportuni circuiti di polarizzazione.

Come possibile fonte di ulteriori miglioramenti nelle prestazioni si è considerata una tecnica che ottimizzi il punto di lavoro del PA (i.e., la corrente quiescent) in base alla potenza che si desidera in uscita (sliding biasing technique). A tale scopo si è utilizzato il concetto di efficienza statistica, da contrapporre all’efficienza di picco, quella alla massima potenza d’uscita.

Nella realizzazione del layout è stata posta particolare attenzione alla minimizzazione dell’induttanza parassita sugli emettitori dei due stadi del PA: ampi piani di massa ed elevato numero di downbonding wires. Visto il rilevante effetto esercitato dall’induttanza parassita sulle prestazioni di guadagno ed efficienza, si sono rese necessarie accurate simulazioni per ottenere una stima affidabile di tale parasita.
Per l’assemblaggio del chip è stato scelto un package leadless (LPCC) a 16 pin con pad esposto al fine di una bassa induttanza parassita sul nodo di massa e di un’efficiente dissipazione del calore.