7
Nel primo capitolo verranno dati dei cenni sulla conversione analogico digitale, e verr
presentata la particolare architettura scelta.
Nel secondo capitolo verranno illustrate le principali caratteristiche dei circuiti realizzati
in tecnologia MOS, utilizzati per la progettazione del dispositivo stesso.
Nel terzo capitolo verr spiegato e analizzato il f unzionamento del blocco SOTTRATTORE
ideato per realizzare la sottrazione di due tensioni, con un offset complessivo inferiore a
… LSB, mediante una soluzione innovativa, ideata durante il progetto, che permette
l autocompensazione dell offset dell amplificatore operazionale. Verranno altres
mostrati gli andamenti sperimentali delle tensioni del blocco SOTTRATTORE, di cui Ł data
una completa caratterizzazione.
Nel quarto capitolo saranno spiegate le problematiche incontrate per ottenere un blocco
A/D FLASH dalle elevate prestazioni, legate prevalentemente alle performance dei
comparatori utilizzati. Verranno illustrati gli andamenti sperimentali delle tensioni del
blocco A/D, e ne verr mostrata una analisi dettagl iata.
Nel quinto capitolo sar analizzato il blocco CONVERTITORE DIGITALE ANALOGICO (DAC)
utilizzato, facendo riferimento alla sua importanza per le prestazioni dell intero sistema,
mediante una sua completa caratterizzazione.
Nel sesto capitolo verranno spiegati e commentati i blocchi LOGICI utilizzati per
realizzare il sistema, i cui segnali sono generati a partire da un circuito generatore di
clock, realizzato e analizzato in dettaglio.
Nel settimo capitolo saranno mostrati gli andamenti sperimentali delle tensioni
dell intero sistema di conversione analogico digita le.
Infine nell ottavo capitolo verr riportato il layout dell intero sistema progettato.
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Ringraziamenti
A conclusione del mio lavoro di tesi, desidero rivolgere un ringraziamento a tutte le
persone che mi hanno dato la possibilit di inserir mi in un azienda del calibro della ST
Microelectronics, dove ho maturato una esperienza di vita e professionale senza dubbio
positiva. Innanzitutto ringrazio l Ing. Filippo Marino, design manager del gruppo
Industrial & Power Conversion dello stabilimento di Catania della suddetta azienda ,
per la professionalit e per la disponibilit mostr atami nella mia attivit di stage. Un
sincero ringraziamento va all Ing. Eliana Cannella, che ha mostrato nei miei confronti
disponibilit in tutte le difficolt incontrate, e mi ha aiutato grazie alla sua competenza a
svolgere un ottimo lavoro. Un ringraziamento va all Ing. Marco Minieri per i sempre
utili suggerimenti e consigli che mi hanno dato la possibilit di maturare
professionalmente. Ringrazio inoltre il Prof. Giuseppe Capponi e l Ing. Patrizia Livreri,
sia per le basi teoriche fornitemi durante i corsi seguiti all universit di Palermo, sia per
la possibilit che mi hanno dato di partecipare all o stage in azienda.
Ringrazio i ragazzi del laboratorio di elettronica dell universit di Palermo, l Ing.
Giuseppe Maria Di Blasi, e l Ing. Valeria Boscaino per il sempre valido aiuto.
Ringrazio di cuore i ragazzi del gruppo digitale, Peppe, Antonio e Nunziatina che mi
hanno sempre dato la loro disponibilit , sia in cam po professionale che umano . Un
ringraziamento speciale per Giusy, che Ł stata da subito una cara compagna di viaggio.
Ringrazio Ester, Gaetano e Michele per l onore di aver diviso con loro non soltanto una
postazione di lavoro, ma la mia esperienza. Non posso non ringraziare Andrea che Ł
stato sempre disponibile nei miei confronti. Ringrazio Nadia, Gianluca e tutti i ragazzi
dell intero gruppo IP&C. Ringrazio Daniele, Davide, Dario e Carmela che hanno
condiviso con me questa esperienza da tesisti. Un ringraziamento particolare va a tutti i
ragazzi del gruppo layout che mi hanno dato un valido contributo nella realizzazione del
layout del mio dispositivo. Ringrazio Ezio, Marco e Massimo per l estrema pazienza
che hanno avuto nei miei confronti.
Ringrazio gli amici piø cari, Francio, Gianpiero e tutti gli altri che mi sono stati sempre
vicini in questa esperienza, lontano dagli abituali ambienti universitari. Ringrazio Elena
per essermi stata accanto in un periodo cos intenso della mia vita.
Infine un enorme ringraziamento va ai miei genitori, che mi hanno dato la possibilit di
conseguire questa laurea, e non hanno mai smesso di credere in me aiutandomi a
raggiungere questo traguardo, a mio fratello, e alla mia cara zia Rosaria che con la sua
brillante ironia mi ha permesso di arrivare fino in fondo.
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CAPITOLO I
Il convertitore analogico - digitale
1.1 Introduzione
I segnali possono essere elaborati sia da sistemi elettronici analogici che digitali. I
sistemi analogici sono adatti ad elaborare segnali in tempo reale e inoltre sono
facilmente interfacciabili col mondo esterno. I sistemi digitali, d altronde, offrono una
valida alternativa all elaborazione del segnale grazie alle potenzialit delle nuove
tecnologie VLSI che permettono di integrare DSP, sempre piø performanti con costi
contenuti. Ovviamente, per effettuare un elaborazione digitale dei segnali Ł necessario
effettuarne una conversione analogico digitale.
1.2 Conversione analogico - digitale
In figura 1.1 Ł indicato uno schema a blocchi semplificato di un sistema che permette di
effettuare l elaborazione digitale di un segnale analogico.
Figura 1.1: Schema a blocchi dell elaborazione di un segnale analogico
Il segnale analogico Ł convertito dal convertitore A/D in una tensione digitale, quindi
viene elaborato numericamente da un sistema di elaborazione, ad esempio un DSP ed
infine, viene riconvertito in un segnale analogico attraverso il convertitore D/A.
Il segnale analogico, attraverso la conversione A/D, subisce una quantizzazione, cioŁ ad
una grandezza variabile con continuit ne viene sos tituita una che pu assumere solo un
numero discreto di valori.
Questa conversione viene effettuata attraverso una serie di campionamenti e confronti
fra la grandezza digitale e la tensione analogica che deve essere convertita.
10
In figura 1.2 viene riportato un semplice esempio di quantizzazione e codifica , nel caso
di un convertitore A/D a tre bit.
Figura 1.2: Esempio di quantizzazione e codifica di un segnale analogico
nel caso di convertitore a tre bit
In ascissa Ł rappresentato il segnale d ingresso analogico che pu variare tra 0 ed FS,
dove FS rappresenta il valore della tensione di fondo scala, ovvero il valore massimo
che la tensione, in ingresso al convertitore, pu a ssumere. Nell asse delle ordinate si ha
invece l uscita digitale. L ingresso Ł convertito in una parola digitale a tre bit, e il
numero dei possibili valori digitali che l uscita pu assumere Ł 23 = 8. Si definisce passo
di quantizzazione la quantit :
2n
FSQ = (1.1)
dove con n si intende il numero di bit, che nell esempio qui riportato Ł pari a 3. La
quantit Q viene anche detta Less Significant Bit (LSB). Quindi a tutte quelle tensioni di
ingresso che apparterranno all intervallo
3
0;
2
FS
verr associata la parola 000, alle
tensioni comprese nell intervallo
3 3
;2
2 2
FS FS
verr associata la parola 001 e cos via.
Da questo esempio Ł possibile notare che minore Ł l ampiezza di ogni intervallo di
quantizzazione, pari a Q, minore sar l errore comm esso. Infatti, si stabilisce a quale
11
livello associare un determinato valore analogico confrontandolo con il valore centrale
dell intervallo stesso. Scegliendo opportunamente la distribuzione degli intervalli e i
valori di quantizzazione si riesce a ridurre l errore di quantizzazione a:
2
Q
e = ± (1.2)
La tensione analogica verr quindi rappresentata da una sequenza di n bit ai quali
corrisponder la seguente tensione digitale:
1 2 1 0
1 2 1 0( 2 2 ... 2 2 )
n n
d n nV Q b b b b− −− −= + + + + (1.3)
12
1.3 Parametri caratteristici dei convertitori A/D
Esiste una grande variet di convertitori A/D, cara tterizzati da prestazioni differenti. Qui
di seguito si elencano i principali parametri caratteristici che permettono di valutare la
validit di un convertitore A/D[2]:
• risoluzione: rappresenta il numero di bit della parola digitale di uscita. E inoltre
una grandezza rappresentativa della minima variazione della tensione di ingresso
che produce una variazione del bit meno significativo della parola. In particolare
la risoluzione Ł pari a:
1
2n
Q = (1.4)
• errore di offset (o di fuori zero) Ł definito come la differenza tra la tensione in cui
si ha una determinata commutazione digitale e la tensione in cui idealmente si
dovrebbe avere la commutazione stessa. E un errore costante, indipendente dal
livello di uscita considerato. Dalla 1.3 Ł possibile notare tale tipo di errore:
Figura 1.3: Errore di offset
Come si vede la caratteristica reale del convertitore A/D risulta traslata rispetto
alla caratteristica ideale del convertitore stesso. Questo tipo di errore pu essere
corretto attraverso un trimmer esterno. L errore, generalmente, viene espresso in
termini del bit meno significativo LSB ;
13
• errore di guadagno (gain error) Ł causato dalla pendenza della caratteristica
reale del convertitore A/D rispetto alla caratteristica ideale. In figura 1.4 Ł
mostrato l andamento della caratteristica reale di un convertitore A/D con la
relativa retta corrispondente.
Uscita digitale
000
001
010
111
Ingresso
analogico
Caratteristica
reale
Caratteristica
ideale
Vu
Vu-Vp
Vp
Figura 1.4: Errore di guadagno
La retta tratteggiata Ł invece riferita alla caratteristica ideale. L errore di gain si
determina ricavando la differenza tra le tensioni estreme che determinano una
transizione di stato. Tale differenza si determina nel caso della caratteristica
reale e nel caso della caratteristica ideale.
0,5 1,5
id FS LSB LSB∆ = − − (1.5)
e
_ _( )r ult tran pri tranV V∆ = − (1.6)
quindi sottraendo le due differenze si ricava l errore di gain:
_ _( 2 ) ( )G ult tran pri trane FS LSB V V= − − − (1.7)
Anche l errore di gain pu essere corretto in fase di taratura;
• errore di non linearit integrale (INL) E definito come il massimo scostamento
tra la caratteristica ideale e la caratteristica ideale.
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In particolare, con riferimento all esempio di un convertitore A/D a 3 bit,
riportato in figura 1.5 , si ha un INL di 1,5LSB, facendo riferimento ai punti
centrali dei gradini delle caratteristiche.
Figura 1.5: Errore di non linearit integrale
• errore di non linearit differenziale (DNL) dipende dalla differenza tra le
tensioni corrispondenti a due transizioni adiacenti. In particolare Ł dato da tale
differenza diminuita dal valore del passo di quantizzazione. In figura 1.6 Ł
indicato tale tipo di errore. Tra le varie differenze viene scelto il valore massimo.
0F
S
/8
1F
S
/8
2F
S
/8
7F
S
/8 F
S
Figura 1.6: Errore di non linearit differenziale
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• accuratezza assoluta Ł pari alla differenza tra il segnale che sulla caratteristica
reale produce una determinata configurazione digitale e la tensione che, nella
caratteristica ideale, produce la medesima configurazione. Si suppone che le
tensioni vengano considerate rispetto al punto medio dell intervallo di
quantizzazione considerato.
Verr adesso illustrata la classe di convertitori i n cui rientra il convertitore analogico
digitale, oggetto della tesi in questione.
1.4 Convertitori windowed
Negli ultimi anni Ł stata sviluppata una nuova topologia di convertitori analogici digitali
dedicata alle applicazioni DC DC, in particolare ai regolatori di tensione con controllo
digitale: la topologia windowed . Sfruttando, infatti, le peculiarit del segnale da
convertire, Ł possibile ottenere dei consumi notevolmente contenuti e un occupazione
d area su silicio limitata, pur garantendo le prestazioni necessarie al corretto
funzionamento del loop di controllo. Tale metodo sfrutta l idea di utilizzare un
convertitore A/D veloce e ad elevata risoluzione solo nel range di tensioni interessate
dalla variazione del segnale a regime. Il convertitore Analogico Digitale in esame, si
introduce come interfaccia tra un Convertitore DC/DC e un Controllore Digitale come
schematizzato in figura1.7:
Figura 1.7: Convertitore analogico digitale
Obiettivo del seguente lavoro di tesi Ł la realizzazione di un architettura di un
convertitore analogico - digitale, classificabile tra i convertitori windowed, le cui
specifiche richieste sono riportate in tabella 1.1:
Caratteristica Specifica
Elevata velocit di conversione 10MHz
Elevata risoluzione 2mV
Bassi consumi <10mW
Minima occupazione d area su silicio <0,5mm2
Tabella 1.1: Specifiche richieste del convertitore A/D
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• Elevata velocit di conversione poichØ il convertitore A/D, trovandosi all interno
del loop di controllo, introduce un ritardo. Questo comporta uno shift di fase, e
per evitare che il sistema si destabilizzi, le grandezze in uscita dal regolatore
dovranno essere convertite in tempi contenuti;
• Elevata risoluzione perchØ le variazioni di tensione che dovr inseguire, legate al
ripple del regolatore, sono di pochi mv;
• Bassi consumi e dimensioni ridotte perchØ la tendenza della progettazione di
sistemi elettronici per applicazioni portatili Ł di garantire la realizzazione di
dispositivi che abbiano una maggiore autonomia di funzionamento e dimensioni
sempre piø contenute.
Una soluzione proposta, riportata in figura 1.8 [3], sfrutta l idea di convertire il segnale
errore, dato dalla differenza del segnale in uscita al convertitore con il segnale al suo
ingresso. L intervallo della finestra di funzionamento Ł realizzato attraverso il
dimensionamento delle resistenze R, in maniera del tutto analoga ad un convertitore
A/D di tipo flash.
Figura 1.8: Convertitore analogico digitale windowed
In tale convertitore, tuttavia, il centro della scala di resistenze Ł traslato attraverso un
tensione di riferimento,
ref
V ,generata mediante un convertitore digitale analo gico
(DAC).. La grandezza del bit meno significativo (LSB) Ł determinata dal valore delle
resistenze e dal valore della corrente che scorre su di esse, definito dalle dimensioni dei
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mos M4 ed M5. Vi Ł poi un array di comparatori, collegati alla rete di resistenze sul
terminale negativo, e alla tensione ’outV sul terminale positivo.
Questa topologia ha per dei limiti legati ai segue nti motivi:
• Offset dei comparatori
• Variazione del passo di quantizzazione dovuto ad una variazione dei valori delle
resistenze
• Variazione del passo di quantizzazione dovuto ad una variazione della corrente
specchiata
• L LSB minimo che si riesce ad ottenere, a causa di tali errori, Ł di 10mV.
Tale struttura risulta pertanto inadeguata per l applicazione desiderata. Si Ł pertanto
considerata un nuovo tipo di architettura, per il convertitore da realizzare.
1.5 Architettura innovativa
Nel seguente paragrafo verr illustrata l architett ura utilizzata [4]. Si riporta in figura
1.9 il diagramma a blocchi semplificato del convertitore A/D che converte la variazione
del segnale tra l istante di campionamento attuale k e il precedente k-1.
Figura 1.9: Schema a blocchi del convertitore A/D
In dettaglio si hanno i seguenti blocchi:
• Il blocco SOTTRATTORE permette di fare la differenza analogica,sia positiva che
negativa, tra il segnale da convertire al passo k, ( )
inV k , e il segnale convertito al
passo precedente (k-1), ( )1
inV k − .
• Il CONVERTITORE A/D a 3 bit converte digitalmente la tensione differenza ( )D k
valutata al passo k.
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• Il blocco LOGICA somma i bit relativi a ( )dD k con i bit relativi alla tensione
convertita al passo precedente ( 1)d
inV k − .
( ) ( ) ( 1)d d
in d inV k D k V k= + − (1.8)
• Il blocco LATCHES memorizza i bit della tensione convertita al passo k-1,
( 1)d
inV k − .
• Il CONVERTITORE D/A permette di convertire i bit relativi alla tensione convertita
al passo precedente in una tensione analogica ( )1
inV k − , per essere utilizzata dal
blocco sottrattore e chiudere quindi il loop.
In figura 1.10 viene riportato uno schema piø dettagliato del funzionamento del
CONVERTITORE A/D. Si nota l aggiunta di un ulteriore ingresso nel blocco LOGICA: il bit
di segno. In particolare tale ingresso Ł pilotato dall A/D a 3 bit, il quale restituisce un bit
di segno relativo alla somma algebrica tra la tensione differenza convertita in digitale
con i bit relativi alla tensione memorizzata al passo precedente. La variazione del
segnale pu essere sia positiva che negativa, e il blocco A/D flash Ł progettato per
convertire il valore assoluto della tensione differenza. Tale bit garantisce quindi la
corretta elaborazione dei dati digitali.
Figura 1.10 : Schema dettagliato del convertitore A/D
19
Nello schema si nota inoltre il blocco generatore di impulsi, che a partire dal segnale di
clock in uscita dal circuito di clock, genera i segnali elettrici necessari alla corretta
sincronizzazione dei vari blocchi.
1.6 Procedura di progetto
L elaboratore elettronico su cui Ł stato sviluppato il seguente lavoro di tesi Ł un Sun
Sparc Solaris , basato su OS Solaris Unix, tramite l utilizzo del software Cadence
Virtuosofi ed i sui tool Virtuosofi Schematic Editor e Layout dedicato alla
progettazione e realizzazione microelettronica.
La procedura di progetto seguita al fine di ottenere una valutazione esauriente
dell intero dispositivo pu essere schematizzata br evemente nel seguente elenco
puntato:
• Suddivisione del generico blocco in sottoblocchi elementari.
• Realizzazione circuitale dei sottoblocchi.
• Caratterizzazione dei componenti realizzati ed ottimizzazione.
• Layout del blocco realizzato.
In figura 1.11 Ł riportato una semplice rappresentazione a blocchi del flusso di progetto:
Generico blocco
Sottoblocco1
In Out
Sottoblocco2
In Out
Sottoblocco1
Realizzazione circuitale
F1
F1
+ +
- -
P
F0
2
DDV
F0
+ +
- -
Voff4
P
Sottoblocco1
Mismatch
Temperatura
Processo
Caratterizzazione
Sottoblocco1
Layout
Layout
Figura 1.11 : Flusso di progetto
A partire dal generico sottoblocco, in figura 1.11 ad esempio il Sottoblocco 1, se ne
esegue una sua realizzazione circuitale, in seguito viene testato il funzionamento del
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circuito realizzato, verificando la validit di eve ntuali specifiche imposte a priori, e se
ne esegue una sua completa caratterizzazione. Soltanto dopo aver riscontrato il
completo e corretto funzionamento del Sottoblocco 1 ne viene realizzato il layout. A
layout ultimato si passa al Sottoblocco 2 e di seguito ai restanti sottoblocchi al fine di
risalire come risultato finale al layout del generico blocco. Nei capitoli a seguire, dopo
una breve introduzione sulla tecnologia utilizzata per la realizzazione dell intero
convertitore analogico digitale, vengono analizzati i singoli blocchi del dispositivo,
seguendo la procedura di progetto sopraccitata.
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