Escl: modellizzazione e dimensionamento ottimizzato

I moderni processi ibridi di integrazione riescono a combinare insieme complessi circuiti digitali, operanti ad elevate frequenze, con circuiti analogici di elevata precisione.
La massima accuratezza raggiungibile dalla maggior parte dei circuiti in tecnologia CMOS, è fortemente limitata dagli effetti avversi del rumore generato dalla sezione digitale. Nell'inverter in logica CMOS, durante una transizione logica, viene prodotto un impulso di corrente dell'ordine di 0.5-1mA/gate, che fluisce tra l'alimentazione positiva e la massa.
Quando più porte di questo tipo cambiano stato, il risultante impulso di corrente fluisce attraverso le resistenze e le induttanze associate alle linee di alimentazione, al substrato, etc., che, a sua volta, genera una grossa tensione di rumore, sulle linee di alimentazione e nel substrato, dell'ordine di parecchie centinaia di mV. Esistono diversi metodi tecnologici per ridurre parzialmente la propagazione del rumore di commutazione, come, ad esempio, l'isolamento del substrato analogico da quello digitale, separate linee di alimentazione per la sezione digitale e analogica, etc. Tuttavia, con tali metodi tecnologici, non si riescono ad avere risultati soddisfacenti, per cui si preferisce ricercare una soluzione di tipo circuitale, in modo da preservare i vantaggi offerti da una integrazione su un substrato comune alle due sezioni. Ricercando la soluzione più adeguata, si è osservato che l'impulso della corrente di commutazione è dovuto essenzialmente alla non costanza della corrente di alimentazione. Da qui si è puntata l'attenzione sulle logiche basate sulla topologia differenziale, ampiamente conosciuta nelle applicazioni analogiche. Fra queste si annovera la logica ESCL, Enhancement Source-Coupled Logic, basata sul concetto di current steering, mediante coppie di transistori MOS a source accoppiati, analoga alle logiche ECL e CML realizzate in tecnologia bipolare.

La caratteristica principale della famiglia logica ESCL è quella di offrire maggiori vantaggi, rispetto alla logica CMOS convenzionale, sulla reiezione ai disturbi. Con la presente trattazione si è proposta una metodologia di modellizzazione del ritardo delle porte in logica differenziale ESCL, e alcuni criteri di dimensionamento ottimizzato di tali porte.