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Metodologia di ottimizzazione del codice basata su macroistruzioni per processori con parallelismo a livello di istruzione

La tesi affronta il problema della riorganizzazione del codice per processori con parallelismo a livello di istruzione allo scopo di ottimizzarne le prestazioni.
Viene introdotto il problema dello scheduling e viene data una breve descrizione degli attuali algoritmi di riferimento.
Viene presentato un nuovo approccio allo scheduling globale e una sua implementazione sviluppata per valutarne le caratteristiche.
Vengono inoltre presentati i risultati ottenuti dal sistema di ottimizzazione applicati ad un tipico task del campo dell'elaborazione delle immagini: la motion estimation, utilizzata per la compressione video in formato MPEG.

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Capitolo 1Processori RISC e Instruction LevelParallelism In questo capitolo si da un'introduzione ai processori RISC.Per compren-dere il processo di scheduling delle istruzioni e necessario conoscere ab-bastanza dettagliatamente il funzionamento del processore almeno da unpunto di vista logico. In 1.1 si da una breve introduzione storica; in 1.2si de nisce un'unita di confronto per le prestazioni dei processori; in 1.3si introduce il concetto di pipeline e di instruction level parallelism; in 1.4si presenta l'architettura interna dei processori pipelined e superpipelinedmentre in 1.5 si discute la struttura dei processori superscalar; in 1.6 sidescrive come i concetti precedenti vengono applicati nei moderni micro-processori; in 1.7 si introduce una nuova architettura hardware che, forse,sara la prossima architettura di riferimento.1.1 Note storicheStoricamente sono state sviluppate diverse architetture per microproces-sori. Per architettura si intende l'insieme delle caratteristiche hardware esoftware quali modalita di calcolo (stack, accumulatore, registri-memoria,registri-registri) e funzionalita o erte dall'insieme delle istruzioni1 (CISC,RISC).1Instruction Set o IS. 1

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Informazioni tesi

  Autore: Andrea Vettori
  Tipo: Tesi di Laurea
  Anno: 1996-97
  Università: Università degli Studi di Padova
  Facoltà: Ingegneria
  Corso: Ingegneria Informatica
  Relatore: Massimo Maresca
  Lingua: Italiano
  Num. pagine: 96
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Parole chiave

macroistruzioni
mpeg
risc
processori paralleli
motion estimation
ottimizzazione del software

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