Progetto e realizzazione su FPGA di un sistema di acquisizione e sincronizzazione dati

La struttura di un FPGA è basata su un certo numero di unità logiche programmabili, tutte identi-che tra loro, e da una rete di interconnessioni, anch’essa programmabile, che le collega. La funzio-nalità del circuito, ovvero il progetto dell’utente, viene fissato all’atto della programmazione del dispositivo.
L’unità logica di un FPGA, detta anche Array Element, è la parte preposta alla realizzazione della logica di utente ed è costituita dall’insieme di un certo numero di elementi di base indicati generi-camente come Logic Cell o Logic Element. Questi elementi, a loro volta, sono composti da una se-zione dedicata alla logica combinatoriale, indicata in genere come Look Up Table (LUT), e da uno o più flip-flop per la logica sequenziale. La Look Up Table consente di mettere in corrispondenza uni-voca un’insieme di segnali logici di ingresso con un analogo insieme di uscita; realizza, cioè, quella che nell’algebra di Boole viene indicata come funzione booleana generalizzata di N ingressi. Una LUT a N ingressi, quindi, è potenzialmente in grado di realizzare una qualunque funzione booleana di N variabili.

Gli altri elementi programmabili che caratterizzano un FPGA sono le reti di connessione. Queste reti possono essere diverse e specializzate per ottimizzare variabili come il fanout, il tempo di pro-pagazione, ecc.. In ogni caso le architetture adottate dai vari costruttori di FPGA per i propri di-spositivi, pur basandosi su elementi analoghi, possono essere molto diverse tra loro e, in particola-re, permettono di “orientare” il dispositivo per particolari tipi di applicazioni. Alcuni dispositivi, per esempio, essendo dotate di LUT a più ingressi o di un maggior numero di LUT, hanno una maggiore capacità combinatoriale; in questo caso, però, il prezzo da pagare consiste in un minor numero di elementi sequenziali.
Anche sulle reti di connessione i costruttori adottano architetture diverse: in base al tipo di fami-glia scelto, è possibile avere più linee di clock e un numero variabile di linee a basso skew da utiliz-zare sia come ulteriori linee di clock, sia come reset o segnali logici di abilitazione. Lo skew rappre-senta lo sfasamento temporale con cui lo stesso segnale arriva a due ingressi distinti. Tipicamente i pin di clock sono I/O riservati e sono connessi direttamente a queste linee predefinite.

Accanto ai numerosi array element, i dispositivi FPGA di più recente concezione, possono essere muniti di elementi di supporto come blocchi di memoria, oscillatori interni, buffer tri-state, PLL in-terni per minimizzare lo skew sulle linee di clock (nel caso di dispositivi di grosso taglio) o aumen-tare la frequenza interna di 2 o 4 volte rispetto a quella fornita dall’esterno.
Un altro componente programmabile di cui è munito un FPGA è il blocco di Input/Output. I blocchi di I/O, programmabili da utente, forniscono l’interfaccia tra i pin esterni e la logica interna. Ogni I/O controlla un pin e può essere configurato come ingresso, uscita o porta bidirezionale. È possibi-le inoltre, a seconda della famiglia di FPGA, programmare ogni singola uscita in termini di penden-za dei fronti dei segnali (slew rate), di corrente di uscita, di livello logico (CMOS, TTL, LVCMOS, LVTTL), ed eventualmente dotarle di pull-up o pull-down.

La tecnologia costruttiva degli FPGA conduce ad una prima suddivisione in termini di singola pro-grammabilità o riprogrammabilità. Le tecnologie a singola programmazione sono, ad esempio, di tipo ad antifusibile ed EPROM mentre quelle che consentono la riprogrammabilità sono del tipo EEPROM, Flash, Static RAM.
La riprogrammabilità può sembrare una caratteristica fondamentale per un dispositivo nato per offrire all’utente la massima versatilità di sviluppo, tuttavia esistono delle applicazioni in cui, grazie alle caratteristiche tecnologiche offerte, si preferisce utilizzare dispositivi a singola programmabili-tà, che risultano più resistenti ai disturbi e alle radiazioni.