Simulazione di Mosfet Silicon on Insulator a canale ultrasottile

Schema della TesiNel Capitolo 1 si da una panoramica dello stato dell'arte attuale relati-vo alla tecnologia SOI, illustrandone vantaggi e svantaggi. Si descrive ilprocesso di fabbricazione dei wafer utilizzati; si mostrano poi alcuni risulta-ti sperimentali relativi al tipo di dispositivi in esame, facendo un rarontocon quelli ottenuti per un dispositivo bulk. Nel Capitolo 2 si descrivono imodelli sici utilizzati nel programma di simulazione, il metodo di discretiz-zazione delle equazioni e si da una breve illustrazione del codice utilizzato.Nei Capitoli 3 e 4 si descrivono, mostrando i processi di fabbricazione e lecaratteristiche fondamentali, i dispositivi simulati [1] [2]. Si tratta di strut-ture SOI a canale ultrasottile: nel primo si dimostra l'aumentata immunitaagli eetti di canale corto derivante dalla riduzione dello spessore di stratodi silicio. Nel secondo si mette in luce la migliore conduzione che il canalecostituito da una eterostruttura in silicio germanio, aumentando la mobilitadelle lacune, provoca in un dispositivo a canale p. Si mostrano i risultatisperimentali confrontandoli con quelli derivanti dalle simulazioni svolte. Legrandezze esaminate sono la variazione della tensione di soglia e la pendenzasottosoglia al variare della lunghezza di gate. Inizialmente le simulazioni sibasano su un modello che riproduce fedelmente i parametri, quali dimensionie drogaggi, indicati nei rispettivi articoli. Si apportano poi delle modichesul prolo di drogaggio longitudinale annotando le variazioni riportate sullegrandezze dette in precedenza: 
VT e S.
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Capitolo 1Tecnologia SOI1.1 Introduzione
Il MOSFET (Metal Oxide Silicon Eect Transistor) di tipo bulk ha rap-presentato il perno della tecnologia microelettronica nel corso degli ultimiventi anni, divenendo il componente base nella realizzazione di MPU (Mi-croProcessor Unit) e di DRAM (Dynamic Random Access Memory). Lo\scaling" delle dimensioni e stato il metodo attraverso il quale sono stateincrementate le prestazioni e l'integrazione sia dei primi, sia delle seconde[3]. Quando si riducono le dimensioni senza diminuire le tensioni applicate,nascono notevoli problemi causati dall'aumento del campo elettrico; nel casoin cui invece si riducono le tensioni dello stesso fattore delle dimensioni sitrova un limite rappresentato dalla non scalabilita di alcune grandezze: adesempio, la diminuzione della tensione di soglia aumenta esponenzialmentela potenza dissipata nello stato o; per questo motivo le tensioni applicatenon possono scendere oltre certi valori e quindi anche le dimensioni [4]. Tratutti i parametri, la lunghezza di gate equellache maggiormente in
uenza ilcomportamento e le prestazioni di un dispositivo MOSFET; andando versolunghezze submicrometriche o addirittura decananometriche, si presentano i5
Wdm
++++++
+
+
++++++
+
++++
SOURCE
GATE
L
L 
n
+
DRAINn
+
Figura 1.1: Modello schematico del modello a controllo di carica. Le li-nee tratteggiate indicano il conne della regione di svuotamento. Le freccerappresentano le linee di campo elettrico che hanno origine da una carica po-sitiva e terminano su una negativa. Le linee punteggiate delimitano la zonadi in
uenza del gate [5].cosiddetti eetti di canale corto, i quali costituiscono il principale limite alloscaling dei dispositivi [3]. Eintuitivo capire che, per lunghezze di canale ele-vate, la regione di in
uenza dei potenziali di source e drain e piccola rispettoall'intera zona di interesse; quando invece le dimensioni vengono ridotte inmaniera sensibile, le aree in
uenzate da S/D vengono ad assumere una note-vole rilevanza. Questo concetto e teorizzato dal modello a controllo di carica[5]: le linee di campo originate dal gate terminano nella regione trapezoidale,vedi Figura 1.1 [5], mentre la restante parte della zona di svuotamento eindotta dai potenziali di source e drain. In un MOSFET a canale lungo ladierenza tra L e L' e piccola; al contrario in un caso a canale corto e rilevan-te. Per questa ragione, nel secondo caso, la carica nella regione trapezoidalee proporzionalmente minore, rispetto a quella totale, che nel primo. Questodetermina una minor tensione di gate per raggiungere la soglia [5].Quando poi la tensione di drain aumenta, la barriera di potenziale nelcanale, che ostacola il passaggio dei portatori, viene notevolmente abbassatafavorendo quindi il loro 
usso: eetto che viene denominato DIBL (Drain6
Induced Barrier Lowering) [5]. Quando la lunghezza di canale e ridotta, ilpotenziale di drain si fa sentire maggiormente e la dierenza tra una polariz-zazione elevata e una piubassae notevole, in termini di variazione di tensionedi soglia. L'abbassamento di VT provoca un aumento di corrente di condu-zione (eetto positivo), a cui fa da contraltare un incremento di corrente diperdita sottosoglia. Possibili rimedi agli eetti di canale corto sono rappre-sentati dal drogare maggiormente il substrato, oppure diminuire lo spessoredi ossido [3]. Ambedue le soluzioni presentano degli inconvenienti: quando lospessore di ossido diviene inferiore ai 20 A, le correnti tunnel che lo attraver-sano si innalzano sensibilmente, mettendo oltretutto a repentaglio l'integritadel dielettrico stesso [3]. Aumentando il drogaggio di substrato si incorre indue eetti indesiderati, come la 
uttuazione casuale del numero di droganti ela distribuzione random degli stessi, provocando variazioni non controllabilidella VT . Per limitare tali eetti si ricorre a proli di drogaggio del canalenon uniformi [3]. Due tra i piu utilizzati sono quello di tipo retrogrado -si aumenta la concentrazione di drogante con l'allontanarsi dall'interfacciaSi/SiO2 - e quello Halo: si esegue una impiantazione supplementare vicinoalle regioni di source e drain [3]. E quindi sorto il problema di trovare nuovealternative alla struttura classica, che comunque ancora oggi rappresenta lasoluzione piu diusa e utilizzata nell'industria microelettronica [6]. Se nesono trovate molte, ognuna delle quali presenta ovviamente dei vantaggi edegli inconvenienti ai quali viene data piu o meno importanza, a secondadelle applicazioni per le quali sono pensate; una di queste e stata studiatae realizzata per prima da IBM ed e chiamata SOI (Silicon on Insulator) [7].Come dice il nome stesso, i dispositivi basati su tale tecnologia presentanouno strato di ossido sepolto chiamato BOX (Buried OXide), come si vedenella rappresentazione schematica di Figura 1.2. Esso garantisce un buonisolamento dielettrico intrinseco [8], non dovendo cos ricorrere a giunzionipolarizzate inversamente. Attualmente molte fonderie hanno intrapreso que-sta strada: l'ultimo processore di AMD (Advanced Micro Devices) e costruitointeramente in tecnologia SOI [6]. 7








































































DRAINSOURCE
y
x
SILICON SUBSTRATE
SILICON LAYER
BOX
GATE OXIDE
GATE
Figura 1.2: Modello di un dispositivo SOI-MOSFET nel quale vengono evi-denziate le regioni fondamentali; la caratteristica peculiare di questo tipodi MOSFET e rappresentata dall'ossido sepolto sotto allo strato di silicio(BOX).Quest'ultima, appunto, permette di realizzare transistor caratterizzati dauna buona immunita agli eetti di canale corto, soprattutto quando lo stratodi silicio, o body, viene assottigliato, riducendo in questo modo anche le capa-cita di giunzione. Quest'ultimo non necessita di elevati drogaggi, tipicamentesono dell'ordine di 1015 cm3 [9], aumentando cos la mobilita: viene ridottoil numero di impurita ionizzate che danno origine allo scattering; inoltre siriducono le 
uttuazioni della tensione di soglia causate dai motivi discussiin precedenza. Il problema principale, dovuto alla riduzione di spessore diSOI, e rappresentato dall'aumentato valore delle resistenze serie parassite disource e drain. Questo costituisce un nodo fondamentale dal quale dipendelo sviluppo della tecnologia di cui stiamo trattando. In base allo spessore dibody, i dispositivi SOI vengono suddivisi in PD-SOI (Partially Depleted) ein FD-SOI (Fully-Depleted) [8]: se lo spessore e ridotto, tipicamente sotto i100 nm [8], la zona di svuotamento si estendera a tutto il lm di silicio. Alcontrario, se e maggiore di 150 nm [8], una parte di layer non sara comple-8
tamente svuotata di portatori maggioritari. Evidentemente i due tipi di SOIpresenteranno caratteristiche diverse; ci sono ovviamente pareri discordantisu quale delle due soluzioni sia quella piuvantaggiosa. Il problema principalepresentato dai PD-SOI, e da considerarsi il potenziale di body 
ottante che,causando una variazione di tensione di soglia, da origine ad alcuni fenome-ni parassiti come l'eetto kink o l'eetto history [7] dei quali daremo unaspiegazione piu avanti in questo capitolo. Il problema dei FD-SOI invece,e rappresentato dal \quanto sono interamente svuotati". Se lo spessore dibody e appena piu piccolo della zona di svuotamento, abbiamo una minorimmunita agli eetti di canale corto, diÆcolta nell'ottenere VT alte, quindiproblemi di dissipazione di potenza nello stato o e inoltre si fanno sentireanche gli eetti parassiti di cui abbiamo parlato in precedenza a propositodei PD-SOI [7]. Si puo aermare dunque, che i dispositivi FD-SOI presen-tano dei vantaggi quando lo spessore del layer di silicio diviene minore di20 nm [7]. Inne vi sono dierenze sostanziali anche nel processo di fabbri-cazione, il quale per i PD-SOI non presenta molti cambiamenti rispetto alprocesso standard [9]. Per i FD-SOI e costituito da un numero minore dipassi, anche se presenta maggiori diÆcolta causate dal ridotto spessore diSOI [9]. Necessita una precisione estrema, dal momento che una disunifor-mita di quest'ultimo incide pesantemente su molti parametri del dispositivo(vedremo piuavanti la costruzione di wafer SOI), il piu importante dei qualie la tensione di soglia [9].Per avere un'idea piuchiara riportiamo in Figura 1.3 [9] un confronto trai FD-SOI, i PD-SOI e i Bulk . Possiamo aermare, dunque, che non esisteuna soluzione migliore in assoluto, ma esistono soluzioni piu o meno \ad hoc"a seconda delle esigenze. I criteri sui quali viene basata la scelta di un'al-ternativa piuttosto che un'altra, sono la velocita, la dissipazione di potenzae il costo. Sharp Electronics ad esempio, impegnata nelle comunicazioni abassa potenza, ha scelto i FD-SOI, caratterizzati da un' ottima pendenzasottosoglia e quindi da limitate correnti di perdita [9]. D'altro canto IBM icui sforzi si dirigono verso la realizzazione di microprocessori per servers e9
piccola
piccola
difficile
facile
difficile
difficile
piccola
grande
facile
facile
difficile
facile
Fully Partially 
Depleted
Bulk
Depleted
piccola
difficile
Capacita  di
giunzione
Effetto di 
Body flottante
Effetto Body
Controllo
tensione di soglia
Progetto
Siliciurizzazione 
source e drain
sottosoglia
Perdita 
Scalabilita 
Fabbricazione
grande
grande
grande
nessuno
facile
grande
facile
difficile
grande
facile
piccola
Figura 1.3: Confronto sulle caratteristiche piu signicative tra FD-SOI, PD-SOI e Bulk [9].
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workstation, dove il consumo di potenza e di secondaria importanza rispet-to alla velocita, si e indirizzata verso i PD-SOI, dove si raggiungono elevatecorrenti di conduzione e quindi elevate velocita[9].Proprio confrontando lecaratteristiche, riportate in tabella 1.1 [7], relative al microprocessore IBM64-bit PowerPC costruito sia con tecnologia classica che SOI, ci rendiamoconto del passo in avanti fatto grazie alla seconda:Bulk SOI SOI0.22 m 0.22 m 0.18 mFrequenza clock (MHz) 450 550 650Tensione applicata (V) 1.8 1.8 1.5Transistor 34 M 34 M 44 MPotenza (W) 22 24 18Tabella 1.1: Caratteristiche di un microprocessore IBM 64-bit PowerPC fab-bricato sia in tecnologia bulk che SOI. Anno di messa in produzione 1998.[7]. Abbiamo sin qui descritto i vantaggi della tecnologia SOI rispetto a quellaclassica, quando le dimensioni diventano nanometriche. Ci chiediamo allora,visto che l'innovazione non e cos radicale, \e bastato aggiungere un po diossido", il motivo della sua tardiva introduzione [6]. Fino a pochi anni fa, ibulk soddisfacevano a pieno le esigenze e quindi gli investimenti venivano fattiin quella direzione: non si rischiavadiintraprendere una via nuova, quando lavecchia dava ottimi risultati [7]. Ancora oggi INTEL, leader mondiale nellaproduzione di microprocessori, continua a considerare la tecnologia classicala migliore e la piu aÆdabile [6]. E molto diÆcile inoltre, crescere silicio su unmateriale diverso, visto che le proprieta cristalline, come la costante reticolaread esempio, sono diverse [7]. E stato provato lo zaÆro (Silicon on Sapphire)[8], dotato di proprieta cristalline analoghe al silicio, ma non ha avuto moltosuccesso visto i numerosi difetti che presentava. Dopo aver provato molti altrimateriali, si e arrivati a quello che e impiegato adesso e cioe il biossido di11
Silicio [8]. Nella prossima sezione, illustreremo le varie tecniche, attualmenteimpiegate, per la fabbricazione dei wafer SOI, che rappresentano il puntocardine dello sviluppo di tale tecnologia. Una volta infatti fabbricato un wafercaratterizzato da uno strato di ossido sepolto, il processo di fabbricazione diun dispositivo SOI muta molto poco rispetto a quello Bulk [9].
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