Metodologie di Polarizzazione del Substrato di Dispositivi CMOS per la Riduzione del Ritardo e della Potenza Dissipata

Corso di Laurea Specialistica in Ingegneria Elettronica   A.A. 2005/2006 
Tesi di Laurea Specialistica (sintesi) 2
-1.2 -0.9 -0.6 -0.3 0.0 0.3 0.6
0.2
0.3
0.4
0.5
0.6
NMOS
 
 
V
T
 
-
 
[
V
]
V
B
- [V]
 room T
 75°C
 125°C
 175°C
L=1μm, W=1μm
 
Figura 1 – Grafico V
T
-V
B
 per NMOS 1μm×1μm 
 
Sono state misurate le variazioni della corrente di drain nello 
stato ON (I
ON
=I
D
@V
G
=0.5V e V
D
=0.5V) e dei leakage (di 
drain, I
DOFF
, delle giunzioni, I
B
, e di gate, I
G
) nello stato OFF 
(V
G
=0V e V
D
=0.5V) con il VBB. I
ON
 aumenta al diminuire di 
V
T
 e l’incremento può essere espresso come il rapporto tra la 
corrente con FBB e la corrente senza polarizzazione di 
substrato, con V
T
=V
T0
 (V
DD
 è l’alimentazione dei circuiti), 
()
()
DD T
ONinc
DD T0
VV
I ,  2 long channel, 1 short channel
VV
α
α
−
= →α→
−
 
È facile dimostrare che l’inverso del rapporto precedente è 
legato alla riduzione del ritardo dei circuiti che si ha nel 
passaggio dalla polarizzazione standard del substrato al FBB. 
Dalla formula si nota che i vantaggi offerti nel passare dal 
ZBB (Zero Body Bias) al FBB aumentano al diminuire di 
V
DD
, all’aumentare di V
T0
 e per canali lunghi (oltre che 
all’aumentare di γ). Al crescere della temperatura non sono 
state notate notevoli differenze nella curva I
ON
–V
B
 in quanto 
l’aumento di I
ON
 legato alla diminuzione di V
T
 è compensato 
dalla riduzione della mobilità dei portatori del canale. Il 
leakage di gate non peggiora con il FBB. La corrente di drain 
in OFF varia molto più rapidamente di quella in ON al variare 
di V
B
 a causa del legame esponenziale tra la corrente 
sottosoglia e V
T
, inoltre, per V
B
<-0.6V anziché decrescere, 
almeno a temperatura ambiente, I
DOFF
 aumenta a causa 
dell’aumento della corrente di polarizzazione inversa della 
giunzione di drain (fig. 2). Il leakage delle giunzioni al variare 
di V
B
 è stato valutato misurando la corrente di body I
B
 ed è 
stato osservato che tale leakage è indipendente dallo stato di 
funzionamento (ON o OFF) e dalla lunghezza di canale. La 
curva I
B
–V
B
 è simile all’andamento della corrente in una 
giunzione pn e, come tale, aumenta sensibilmente 
all’aumentare della temperatura (fig. 3). Il leakage delle 
giunzioni limita fortemente il valore di V
B
 da utilizzare in 
FBB a causa dell’accensione della giunzione di source, infatti, 
per non peggiorare tale leakage in NMOS e PMOS conviene 
utilizzare in FBB ad elevate temperature (∼125°C), 
rispettivamente, V
B
≤0.3V e V
B
≥-0.3V.  
Come è stato già osservato in lavori precedenti, la pendenza 
sottosoglia, S, dei dispositivi migliora (di 7mV/decade per 
quelli in esame, fig. 4) collegando gate e body insieme 
(V
G
=V
B
), infatti, al crescere di V
G
 tale collegamento permette 
di ridurre S dato che I
D
 in sottosoglia aumenta sia perché 
aumenta V
G
 (così come avviene per il caso standard) e sia 
perché dinamicamente si riduce V
T
 per effetto body. È stato 
dimostrato che è possibile ottenere un miglioramento 
maggiore di S rispetto al precedente sfruttando sia il RBB che 
il FBB (il miglioramento misurato è di 44mV/decade). 
Valutando I
D
 per V
G
=0V e V
B
=-1V (RBB) e V
G
=0.1V e 
V
B
=0.5V (FBB) ed interpolando i due punti misurati con la 
retta 
10 D
log I
 è stata ottenuta S=33mV/decade che risulta circa 
la metà del valore minimo teorico ottenibile con ZBB pari a 
65mV/dec. 
-0.9 -0.6 -0.3 0.0 0.3 0.6
10
-12
10
-10
10
-8
10
-6
NMOS
 
 
I
D
O
F
F
 
-
 
[
A
]
V
B
 - [V]
 room T
 75°C
 125°C
 175°C
V
D
=0.5 V, V
G
=0V
W=1μm, L=1μm
 
Figura 2 – Grafico I
DOFF
-V
B
 per NMOS 1μm×1μm 
-0.9 -0.6 -0.3 0.0 0.3 0.6
10
-13
10
-11
10
-9
10
-7
10
-5
10
-3
PMOS
 
 
A
B
S
(
I
B
)
 
-
 
[
A
]
-V
B
 - [V]
 room T
 75°C
 125°C
 175°C
|V
D
| = 0.5 V, W=1μm, L=1μm
 
Figura 3 – Grafico I
B
-V
B
 per PMOS 1μm×1μm 
0.00.10.20.30.40.50.6
10
-12
10
-10
10
-8
10
-6
10
-4
S=68mV/dec
V
B
=-1V
V
B
=0.5V
NMOS
S=77mV/dec
 
 
I
D
 
-
 
[
A
]
V
G
 - [V]
 standby to 
         active mode
 V
B
= 0 V
 V
B
= V
G
L=1μm, W=1μm
V
D
=50mV
S=33mV/dec
 
Figura 4 - Confronto tra la caratteristica sottosoglia standard (V
B
=0V), 
quella con V
G
=V
B
 e quella ottenuta utilizzando FBB e RBB 
 
Inoltre è stata misurata la variazione della corrente di 
ionizzazione da impatto che si ha con FBB. Tale corrente 
aumenta perché aumenta il numero di portatori mobili nel 
canale al crescere di V
B
, però, a causa della riduzione del 
rapporto I
D
/I
B
 all’aumentare di V
B
, è stato osservato che il 
picco del campo elettrico longitudinale (e quindi l’energia 
degli hot carriers) diminuisce con il FBB. 
III. SIMULAZIONI CIRCUITALI 
Dalle simulazioni effettuate è stato possibile osservare gli 
effetti del Variable Body Bias su tre tipologie di circuiti 
digitali: inverter CMOS statico, full adder Domino CMOS, 
sommatore 8–bit Domino CMOS. La tecnologia utilizzata 
nelle simulazioni è la 65nm e i modelli dei transistors utilizzati 
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Tesi di Laurea Specialistica (sintesi) 3
fanno parte dei Berkeley Predictive Technology Models. Dai 
risultati ottenuti con le simulazioni, effettuate in ambiente 
HSPICE, è stato possibile fare un confronto tra il 
comportamento dei circuiti in condizioni standard di 
polarizzazione del substrato (Zero Body Bias – ZBB) e quelli 
con il RBB ed il FBB, in termini di potenza statica dissipata, 
velocità ed energia dissipata durante le commutazioni dei 
segnali, a 27°C ed a 100°C e per tre diverse tensioni di 
alimentazione (V
DD
=1V, 0.8V, 0.6V). Per il FBB è stata 
utilizzata V
B
=0.4V e per il RBB  V
B
=-0.6V.  
Per l’inverter è stato osservato un incremento della 
potenza statica nel passare da ZBB a FBB che cresce 
all’aumentare della temperatura ed al diminuire di V
DD
 ed è 
maggiore della riduzione di potenza statica che si ha nel 
passaggio da ZBB ad RBB (che comunque aumenta pure al 
diminuire di V
DD
). Per il full adder e per il sommatore ad 8–bit 
l’aumento di potenza statica nel passaggio ZBB→FBB si 
riduce notevolmente rispetto all’inverter grazie al maggiore 
effetto stack che si ha nei circuiti dinamici, in questo caso tale 
incremento è simile alla riduzione di potenza che si ha nel 
passaggio ZBB→RBB. La riduzione del tempo di 
propagazione dell’inverter, nel passaggio ZBB→FBB, è 
simile a quella che si ha per il full adder per il ritardo del carry 
e del bit di somma (t
carry
 e t
SUM
) ed aumenta al diminuire di 
V
DD
. Per il sommatore la riduzione percentuale del t
carry
 è di 
poco superiore a quella del full adder. È stato osservato come, 
a parità di ritardi, il FBB permette di utilizzare una V
DD
 
inferiore a quella necessaria per ZBB, ad esempio, a 100°C 
per il sommatore ad 8–bit il ritardo misurato (t
carry
) che si ha 
con il FBB e V
DD
=0.8V è molto simile (è maggiore solo del 
4.2%) a quello che si ha con ZBB e V
DD
=1V.  
Un’ulteriore misura effettuata durante le commutazioni 
delle uscite è stata quella dell’energia dissipata 
dall’alimentazione al variare della polarizzazione del substrato 
ed al variare dell’alimentazione (è stato osservato che 
l’energia dissipata nelle commutazioni dai riferimenti di 
tensione per i substrati di NMOS e PMOS è trascurabile 
rispetto a quella dissipata dall’alimentazione).  
0.6 0.8 1.0
-30
-15
0
15
30
 
 
E
D
P
 
v
a
r
i
a
t
i
o
n
 
%
 
f
r
o
m
 
Z
B
B
 
t
o
 
F
B
B
V
DD
 - [V]
 EDP variation @ 27°C
 EDP variation @ 100°C
         8-bit Domino Adder
 
Figura 5 – Variazione % dell’EDP per il sommatore ad 8–bit Domino  
nel passaggio da ZBB a FBB 
 
L’energia dissipata nelle transizioni è sempre maggiore per il 
FBB rispetto allo ZBB a causa della maggiore corrente in 
FBB. Per effettuare un confronto tra FBB e ZBB che tenga 
conto sia dell’energia dissipata che dei ritardi durante le 
commutazioni, è stato considerato l’Energy Delay Product 
(EDP), il prodotto tra l’energia dissipata nelle transizioni ed il 
tempo di propagazione. Per l’inverter l’EDP in FBB migliora 
rispetto a quello in ZBB solo per V
DD
=0.6V sia a 27°C che a 
100°C. Per il full adder e per il sommatore, invece, l’EDP 
migliora sempre con il FBB e si riduce sempre di più al 
diminuire di V
DD
, a 27°C, mentre a 100°C la situazione è 
simile a quella osservata per l’inverter, il FBB migliora l’EDP 
rispetto a ZBB solo per V
DD
=0.6V (fig. 5). 
IV. CONCLUSIONI 
In questo lavoro di Tesi è stata studiata la polarizzazione 
variabile del substrato dei dispositivi MOSFET per 
conoscerne vantaggi e limiti di applicabilità nei circuiti 
CMOS. L’analisi degli effetti della polarizzazione variabile 
del substrato (VBB) è stata effettuata inizialmente sui singoli 
dispositivi e successivamente su circuiti digitali combinatori 
di diversa complessità. Dalle misure fatte sui singoli 
MOSFET, con due diverse lunghezze di canale, è stato 
possibile quantificare lo shift della tensione di soglia che si ha 
con il VBB e l’aumento della corrente di drain in saturazione 
dei dispositivi relativo alla polarizzazione diretta del substrato 
(FBB). Il VBB non influenza solo il leakage sottosoglia, 
attraverso la modulazione della tensione di soglia, ma anche 
quello delle giunzioni di source e drain (polarizzate 
direttamente con il FBB e inversamente con il RBB). 
Dall’analisi delle correnti di perdita dei dispositivi in esame, 
anche a temperature diverse da quella ambiente, è stato 
possibile individuare un range di tensioni di polarizzazione 
utilizzabili per forward e reverse body bias, in grado di 
sfruttare i vantaggi della polarizzazione variabile del substrato 
senza peggiorare eccessivamente i leakage dei dispositivi. 
Inoltre è stato osservato che con il FBB si riduce il campo 
elettrico longitudinale (e quindi l’energia degli hot carriers) 
nel canale di inversione dei transistor. 
Dalle simulazioni effettuate su circuiti digitali è stato 
dimostrato che i vantaggi offerti dal VBB migliorano al 
diminuire della tensione di alimentazione, è stato osservato 
che il miglioramento delle performance che si ha con il FBB, 
rispetto alle condizioni standard, è ottenuto al costo di un 
incremento della potenza statica dissipata, tale incremento, 
però, si riduce all’aumentare della complessità delle porte 
logiche (a causa dell’effetto stack), mentre la riduzione 
percentuale della potenza statica dissipata che si ha con il 
RBB è simile per tutti i circuiti esaminati. 
Infine, per quanto riguarda la scalabilità delle 
metodologie di polarizzazione del substrato esaminate, il FBB 
è sicuramente un ottimo candidato per estendere il limite dello 
scaling della tecnologia CMOS in quanto permette di ridurre 
gli effetti di canale corto e migliora l’hot carrier reliability. 
Inoltre è stato osservato come il FBB, rispetto alla 
polarizzazione standard del substrato dei dispositivi, a parità 
di performance, permette di ridurre la tensione di 
alimentazione e quindi la potenza di switching dissipata 
(∝V
DD
2
) che rappresenta ancora una frazione notevole della 
potenza totale dissipata nei microprocessori attuali.